Från och med den 12 september 2026 kommer ett av de tydligaste tecknen på att halvledarkapplöpningen har förändrats från litografigolvet snarare än från en produktlansering. Den 7 september sa Intel Foundry och ASML att High-NA EUV hade använts i mer än en miljon waferbearbetningssteg som omfattade verktygskvalificering, forskning, utveckling och volymproduktion på utvalda lager av Intel Core Ultra Series 3-processorer. Företagen sa också att overlay, dataflöde och tillgänglighet uppfyllde Intels förväntningar. Det betyder inte att varje banbrytande wafer nu tillverkas med High-NA EUV, men det visar att en teknik som en gång främst diskuterades som nästa litografiska gräns är på väg in i verkliga tillverkningsarbetsflöden. Se Intels tillverkningsuppdatering för High-NA EUV från september 2026 .
Den större lärdomen är att konkurrensen inte längre bara handlar om vilket företag som kan skriva ut den minsta transistorn. Toppmodern tillverkning spelar fortfarande enormt stor roll, men moderna AI-acceleratorer och högpresterande processorer begränsas alltmer av hur effektivt beräkningskretsar, minne, strömförsörjning och höghastighetslänkar kan monteras i ett fungerande system. Avancerad kapsling har därför blivit en andra skalningsmotor.
Traditionell halvledarkonkurrens fokuserade på front-end-tillverkning: transistorarkitektur, litografi, processkontroll, defektdensitet och utbyte. Dessa faktorer är fortfarande grundläggande. En svag processnod kan inte räddas genom smart kapsling. Men en stark processnod ensam räcker inte längre för de största AI- och HPC-designerna.
Moderna avancerade chip använder i allt högre grad chiplets : mindre chips med olika funktioner som är sammankopplade i ett och samma paket. En beräkningsplatta kan använda den senaste logiknoden, medan I/O-, cache-, analoga eller gränssnittsfunktioner kan använda andra processer. Högbandbreddminne, eller HBM, placeras sedan extremt nära beräkningschipsen så att data kan flyttas med mycket mer bandbredd och lägre energi än vad som skulle kunna ske via konventionella kortnivåanslutningar.
Den arkitekturen skapar en ny uppsättning tekniska flaskhalsar. Kapslingen måste tillhandahålla mycket täta sammankopplingar, kontrollera värme över flera aktiva chips, bibehålla strömförsörjningsintegritet, överleva tillverkningsstress och vara testbar med användbara utbyten. Med andra ord har kapslingen gått från att vara det sista skyddande skalet runt ett chip till att vara en del av chipets prestandaarkitektur.
| Konkurrenskraftigt lager | Det som spelar roll | Varför det spelar roll nu |
|---|---|---|
| Toppmodern tillverkning | Transistortäthet, effekt, frekvens, utbyte, litografi | Ställer in effektivitets- och prestandataket för de mest avancerade logikchipsen |
| 2,5D-förpackning | Mellanlägg eller inbäddade bryggor som förbinder logik och HBM | Låter designers placera betydligt mer minnesbandbredd bredvid stora AI-processorer |
| 3D-integration | Vertikal formstapling, TSV:er, hybridbindning | Förkortar die-to-die-länkar och ökar bandbreddsdensiteten |
| Termisk och kraftleverans | Värmeavledning, spänningsstabilitet, baksideseffekt, paketdesign | Stora AI-paket kan begränsas av strömförsörjning och kylning innan råtransistorräkningen är klar |
| Montering, test och avkastning | Känd-bra-form, paketutbyte, inspektion, tillförlitlighet | Ett komplext paket kan innehålla många dyra formgjutningar, så ett dåligt element kan bli kostsamt |
TSMC är fortfarande det tydligaste exemplet på hur tillverkning och paketering håller på att bli en enda färdplan. Vid sitt North America Technology Symposium i april 2026 sa företaget att de redan producerade CoWoS-kapslingar med 5,5 nätkorsstorlek och planerade en version med 14 nätkors för 2028. TSMC sa att den framtida konfigurationen är avsedd att integrera ungefär 10 stora beräkningskretsar och 20 HBM-stackar. Dess färdplan inkluderar också större system-på-wafer-metoder och tätare 3D-stapling genom SoIC. Detaljerna finns i TSMC:s tillkännagivande för 2026 års teknologisymposium .
Detta är viktigt eftersom siktets storlek i ett litografisystem begränsar hur stor en enda monolitisk chip i praktiken kan exponeras. Avancerad kapsling låter konstruktörer bygga system som är större än ett siktfält genom att ansluta flera chips med länkar med hög bandbredd. För AI-acceleratorer är resultatet en väg till mer beräkningsförmåga och mer HBM utan att tvinga in varje funktion i en enda gigantisk kiselbit.
TSMC globaliserar också mer av den stacken. Dess nuvarande projektsida för Arizona säger att den planerade amerikanska investeringen har expanderat till 265 miljarder dollar och beskriver sex fabriker för halvledarlogikskivor, två avancerade förpackningsanläggningar och ett FoU-center. Det anges också att den första avancerade förpackningsfabriken gick in i de första byggfaserna i början av 2026 och att företaget tillkännagav ytterligare expansionsplaner för USA i juli 2026. Den senaste projektstatusen finns tillgänglig på den officiella TSMC Arizona-sidan .
För kunderna handlar det inte bara om att fler wafers kan tillverkas i USA. Om avancerad logik tillverkas inhemskt men fortfarande måste korsa en ocean för den mest sofistikerade förpackningen, förblir leveranskedjan geografiskt uppdelad. Att föra tillverkning och förpackning närmare varandra kan minska den klyftan, även om att bygga ett komplett ekosystem också kräver substrat, HBM, kemikalier, verktyg, kvalificerad arbetskraft och testkapacitet.
Intels strategi är annorlunda eftersom de försöker konkurrera både som processorföretag och som ett externt gjuteri. Intel säger att deras 18A-process nu är i högvolymproduktion i USA och kombinerar RibbonFET gate-allround-transistorer med PowerVia-strömförsörjning på baksidan. I juni 2026 meddelade Intel också att 18A-P hade gått in i riskproduktion. Processdetaljer och aktuell status publiceras på Intel Foundrys Intel 18A-tekniksida .
Men Intel betonar alltmer paketet runt noden. EMIB använder små kiselbryggor inbäddade i paketsubstratet för att ansluta chips med hög densitet utan att kräva en fullstor kiselmellanläggare. Foveros lägger till vertikal stapling, och nyare kombinationer syftar till att sammanfoga horisontell och vertikal integration i större heterogena system. Intels nuvarande avancerade paketeringsportfölj beskriver EMIB, Foveros, Foveros Direct och 3.5D-kombinationer som en del av den färdplanen.
I juni 2026 placerade Intel även avancerad kapsling under dedikerat ledarskap för gjuterier, en strukturell förändring som återspeglar hur strategiskt viktig backend-integration har blivit. Det praktiska testet är inte antalet förpackningsnamn på en färdplan. Det är huruvida externa kunder kan kvalificera designer, uppnå förutsägbara utbyten, öka volymen och kombinera formar från flera källor utan alltför stora kostnader eller schemarisker.
Den amerikanska regeringen har också gått bortom en enbart tillverkningsmetod. I januari 2025 slutförde handelsdepartementet 1,4 miljarder dollar i anslag kopplade till det nationella programmet för avancerad förpackningstillverkning, inklusive finansiering för avancerade substrat och material samt en anläggning för prototypframställning och pilotprojekt för förpackningar. Målet är uttryckligen att bidra till att flytta avancerad förpackningsteknik från forskning till skalbar inhemsk tillverkning. Anslagsstrukturen beskrivs i handelsdepartementets tillkännagivande .
Den policyförändringen är viktig eftersom ett land kan ha en avancerad fabrik och fortfarande vara starkt beroende av offshore-montering, substrat, förpackningsutrustning eller minne. En motståndskraftig leveranskedja för halvledare är därför inte en enda fabrik. Det är ett nätverk av waferfabriker, förpackningsanläggningar, materialleverantörer, verktygstillverkare, minnestillverkare, testanläggningar och designekosystem.
Samsung går in i tävlingen med en annan uppsättning tillgångar: gjuteritillverkning, avancerade minnen och förpackningstekniker under ett och samma företag. Dess gjuteriverksamhet beskriver I-Cube-lösningar för 2,5D-integration och X-Cube för 3D-integration, med fokus på att kombinera beräkningsbrickor och HBM i heterogena system. Samsungs officiella översikt över avancerad förpackning förklarar den strategin.
Den potentiella fördelen är samordning. AI-processorer är starkt beroende av HBM, och paketdesign är nära kopplad till hur många minnesstackar som kan placeras runt beräkningskretsar, hur dessa kretsar är anslutna och hur hela enheten kyls. Ett företag som kan samordna logik, minne och paketering kan eventuellt optimera hela systemet snarare än att behandla varje komponent som ett separat anskaffningsproblem.
Det garanterar inte automatiskt ledarskap. Kunderna bryr sig fortfarande om processmognad, designverktyg, ekosystemstöd, avkastning, kapacitet och friheten att kombinera komponenter från olika leverantörer. Den globala kapplöpningen handlar i allt högre grad om att erbjuda den bästa kompletta tillverkningsplattformen snarare än den bästa isolerade tekniken.
Europas strategi handlar mindre om att försöka duplicera varje del av de asiatiska och amerikanska ekosystemen över en natt och mer om att skapa gemensam infrastruktur som kan flytta forskning till industriell användning. I januari 2026 blev FAMES-pilotlinjen i Grenoble den första av de fem Chips Act-pilotlinjerna som togs i drift. I februari öppnade EU NanoIC-pilotlinjen på imec i Leuven med en total investering på 2,5 miljarder euro, inklusive 700 miljoner euro i EU-finansiering. NanoIC fokuserar på teknik bortom 2nm och nära-industriella experiment. Europeiska kommissionens NanoIC-tillkännagivande ger finansieringen och omfattningen.
Förpackning är uttryckligen en del av strategin. I mars 2026 beviljade Europeiska kommissionen Open EU Foundry-status till Silicon Box projekt i Novara, Italien, och beskrev det som en avancerad anläggning för halvledarkapsling och testning som kommer att integrera chiplets med hjälp av panelkapsling. Se kommissionens beslut om Open EU Foundry .
Den politiska ramen är fortfarande under utveckling. I juni 2026 föreslog kommissionen Chips Act 2.0, som syftar till att minska strategiska beroenden och stärka stödet för avancerad chipproduktion. Eftersom åtgärden är ett förslag snarare än ett färdigt lagstiftningsresultat, bör den läsas som en riktning, inte som en färdig finansierings- eller tillverkningsgaranti. Förslaget finns tillgängligt på Europeiska kommissionens sida om Chips Act 2.0 .
Japans halvledarstrategi diskuteras ofta genom ledande fabriker och dess starka ekosystem för utrustning och material, men förpackningar får också direkt uppmärksamhet. Den 11 april 2026 tillkännagav Japans ministerium för ekonomi, handel och industri utvalda projekt inom sitt Post-5G-program som inkluderade utveckling av förpackningsteknik för optisk implementering i avancerade halvledarprocesser. Det ursprungliga urvalsmeddelandet finns på METI-programsidan .
Optisk kapsling är viktig eftersom elektriska länkar förbrukar mer ström och blir svårare att skala i takt med att datahastigheterna ökar. Sampaketerad optik och andra optiska sammankopplingsmetoder syftar till att flytta data med lägre energi per bit över korta och medellånga avstånd. Tekniken utvecklas fortfarande, men den är alltmer en del av paketeringsfärdplanen för AI-infrastruktur snarare än ett separat nätverksämne.
Mindre funktioner kräver fortfarande bättre litografi, metrologi, masker, resistprocesser och defektkontroll. EUV med hög NA kan minska mönstringskomplexiteten på vissa lager, men den ekonomiska frågan är om verktygsproduktivitet, utbyte och processintegration motiverar den enorma kapitalkostnaden.
Eftersom signal- och strömförsörjningsrouting konkurrerar om utrymme kan en flytt av strömförsörjningen till baksidan av wafern minska överbelastning och spänningsförlust. Intel använder redan PowerVia på 18A, medan andra gjuterier utvecklar sina egna metoder. Detta är en tillverkningsinnovation med direkta konsekvenser för kapslings- och systemdesign.
Traditionella mikrobump tar upp plats och ökar motståndet. Koppar-till-koppar-hybridbindning kan stödja mycket finare anslutningar mellan staplade brickor, vilket ökar bandbreddsdensiteten samtidigt som energin per överförd bit minskas. Utmaningen är tillverkningsprecision, ytkvalitet, uppriktning och utbyte.
För AI-acceleratorer kan minnesbandbredd vara lika viktig som rå dataöverföringshastighet. Fler HBM-stackar, större beräkningskomplex och tätare sammankopplingar ökar värmedensiteten. Ledarskap inom paketering beror därför lika mycket på kylning, mekanisk design, material och strömförsörjning som på sammankopplingshöjd.
Ett paket som innehåller flera dyra chips ökar avkastningsrisken. Tillverkare behöver identifiera dåliga chips före montering, testa sammankopplingar efter limning och diagnostisera fel i strukturer som kan vara svåra att undersöka direkt. Bättre testmetodik kan ha en stor effekt på ekonomin för chiplet-system.
För en datacenteroperatör visar sig halvledarkapplöpningen vara mer än bara benchmark-poäng. Paketeringskapacitet kan påverka acceleratorernas tillgänglighet. HBM-integration påverkar minnesbandbredd och användbar modellstorlek. Termisk design påverkar rackdensitet och kylningskrav. Processeffektivitet påverkar elförbrukningen. Geografisk diversifiering kan påverka ledtider och leveranskontinuitet.
Det betyder att köpare bör utvärdera acceleratorer som system. En nominellt snabbare beräkningskrets är inte nödvändigtvis den bättre plattformen om minnesundersystemet är begränsat, paketet körs varmare eller utbudet begränsas av ett specialiserat paketeringssteg. På samma sätt kan ett chip tillverkat på en något äldre nod förbli mycket konkurrenskraftigt om dess paketarkitektur, minnesbandbredd, programvarustack och energieffektivitet är starkare.
Den globala halvledarkapplöpningen år 2026 är inte en enda tävling med en enda vinnare. TSMC kombinerar aggressiv, banbrytande tillverkning med snabbt växande 3DFabric- och CoWoS-kapacitet. Intel försöker para ihop tillverkning i 18A-klass med en differentierad paketeringsstack och en USA-centrerad gjuterimodell. Samsung kan kombinera gjuteri, minne och avancerad paketering. Europa bygger gemensam pilotinfrastruktur och ny paketeringskapacitet, medan Japan investerar i backend- och optisk integrationsteknik vid sidan av sin bredare halvledarbas.
Det viktigaste skiftet är konceptuellt: kapslingen är nu en del av processorn. Framtida prestandavinster kommer inte bara från krympande transistorer, utan från att placera rätt beräknings-, minnes-, I/O- och optiska komponenter tillsammans med tillräckligt med bandbredd, energieffektivitet, kylning, utbyte och tillverkningskapacitet för att göra designen ekonomisk. De företag och regioner som behärskar både tillverkning och heterogen integration kommer att ha den starkaste positionen i nästa generations AI och högpresterande datoranvändning.
Compare seven smart city planning degrees in urban data science, infrastructure, spatial planning, and sustainable design, with guidance on choosing the right fit.
Jämför åtta UAV-fokuserade flyg- och rymdprogram efter läroplan, autonomiforskning, tillgång till flygprov, examensnivå och karriärinriktning innan du ansöker.
En praktisk guide till hur flygtrafikledning i städer kommer att använda korridorer, delade flygintentioner, vertiport-schemaläggning, automatisering och ATC-integration för att hantera tät eVTOL-trafik på ett säkert sätt.
Jämför ledande masterprogram inom FinTech och cybersäkerhet för 2027, inklusive Imperial, UCL, NUS, NTU, ETH-EPFL, Georgia Tech, Berkeley, SMU och UNSW.
Utforska hur megastäder kan använda gröna tak, urbana skogar, våtmarker, biowales och motståndskraftig design för att hantera värme, översvämningar och snabb tillväxt.
Smart automatisering förändrar fabriker genom robotik, AI, digitala tvillingar och uppkopplad OT. Se vad som är bevisat, vad som beror på sammanhang och vad som förblir osäkert.
Jämför ledande program inom batteri- och energilagringsteknik för 2026, inklusive dedikerade masterexamina, forskningsvägar, labb och karriärmöjligheter.
Se hur hjärn-datorgränssnitt hjälper personer med förlamning att kommunicera, styra enheter, röra lemmar och gå – och varför de flesta system fortfarande är experimentella.
Explore how UAV architecture is reshaping logistics, from multirotor and hybrid VTOL design to autonomy, payload systems, BVLOS, UTM, charging, and fleet integration.
Se hur smarta städer kombinerar IoT-sensorer, AI, byggnadsstyrning, trafiksystem, laddning av elbilar och koldioxidredovisning för att minska utsläppen i städerna.
