Polovodiče nové generace pro umělou inteligenci a superpočítače: Na čem záleží víc než jen FLOPS

V roce 2026 nejdůležitější změnou v oblasti hardwaru umělé inteligence a superpočítačů není jediný nový tranzistorový uzel nebo akcelerátor. Jde o posun směrem k návrhu celého výpočetního systému jako jedné polovodičové platformy: logika, paměť s vysokou šířkou pásma, čipy, pouzdro, škálovatelné linky, síťová struktura, napájení, chlazení a software, to vše musí být optimalizováno společně. NVIDIA uvádí, že její platforma Vera Rubin je nyní v plné výrobě, AMD uvedla na trh svou řadu Instinct MI400 v červenci 2026, Micron dodává HBM4 ve velkém a TSMC uvádí, že N2 vstoupil do velkosériové výroby koncem roku 2025, zatímco N2P a A16 jsou naplánovány na velkosériovou výrobu v druhé polovině roku 2026. Tento vývoj jasně ukazuje jedno ponaučení: volba polovodičů nové generace nyní znamená volbu systémové architektury, nikoli jen čipu.

To je důležité, protože „nejlepší“ polovodič silně závisí na pracovní zátěži. Trénovací cluster hraničního modelu, národní superpočítačové centrum, cloudová inferenční služba a nasazení podnikové umělé inteligence mohou upřednostňovat různé kompromisy. Samotný maximální počet FLOPS je špatným pravidlem pro nákup. Stejně tak může záležet na kapacitě paměti, šířce pásma paměti, topologii propojení, podporovaných číselných formátech, vyspělosti softwaru, požadavcích na chlazení, dostupnosti a celkových nákladech na systém.

Posun v roce 2026: paměť a propojení jsou nyní prvotřídními konstrukčními omezeními

Moderní akcelerátory umělé inteligence dokáží provádět aritmetické operace rychleji, než jim stihnou být dodávána data. Díky tomu jsou šířka pásma paměti a přesun dat klíčové pro výkon v reálném světě. Společnost Micron uvádí, že její produkt HBM4 36GB s 12" kapacitou je ve velkoobjemové výrobě a poskytuje šířku pásma více než 2,8 TB/s na zásobník s využitím 2 048bitového rozhraní s více než 20% lepší energetickou účinností než její srovnatelný produkt HBM3E. Viz informace o produktu HBM4 od společnosti Micron a její oznámení o výrobě HBM4 z března 2026 .

Nevýhodou je, že HBM je drahé a náročné na balení. Více zásobníků zvyšuje kapacitu a šířku pásma, ale také zvětšuje balení, komplikuje směrování a dodávku energie, zvyšuje tepelnou hustotu a klade větší tlak na výtěžnost balení. Pro paměťově vázanou inferenci, rozsáhlé doporučovací modely, obsluhu LLM s dlouhým kontextem a vědecké úlohy s vysokým opětovným využitím dat může dávat smysl platit za více HBM. U menších modelů s nízkým tlakem na paměť může být tato prémie zbytečná.

Možnost 1: integrované rackové systémy GPU pro maximální škálování AI

Platforma NVIDIA Vera Rubin NVL72 ilustruje přístup zaměřený na systém. NVIDIA zveřejňuje konfiguraci 72 grafických procesorů Rubin a 36 procesorů Vera s 20,7 TB paměti HBM4 v celém racku. Jedna grafická karta Rubin je uvedena s 288 GB paměti HBM4, zatímco NVLink 6 poskytuje až 3,6 TB/s šířky pásma pro škálování na každou grafickou kartu. Platforma je navržena pro předtrénování, následné trénování, škálování během testování a rozsáhlou agentní inferenci. Aktuální specifikace jsou k dispozici na stránce NVIDIA Vera Rubin NVL72 .

Výhodou je integrace. Výpočetní výkon, koherence CPU-GPU, škálovatelná struktura, síťování, správa systému a software jsou navrženy společně. To může snížit riziko sestavení velkého clusteru z nezávisle optimalizovaných komponent. Je to obzvláště atraktivní, když je doba nasazení a zralý ekosystém softwaru GPU důležitější než architektonická otevřenost.

Kompromisem je závazek k úzce integrované platformě. Velké rackové systémy také vyžadují rozsáhlé plánování zařízení, včetně kapalinového chlazení, elektrického rozvodu a návrhu sítě. Kupující by měli porovnávat dodávanou propustnost aplikací na rack a na megawatt, nejen specifikace akcelerátoru. Čísla špičkového výkonu publikovaná dodavatelem jsou teoretická nebo specifická pro danou pracovní zátěž a měla by být validována se skutečným modelem, velikostí dávky, délkou sekvence, numerickou přesností a komunikačním vzorem, který bude spuštěn v produkčním prostředí.

Možnost 2: systémy GPU s vysokým počtem čipů a otevřenější infrastrukturní strategií

Řada AMD Instinct MI400 se ubírá jinou cestou a zároveň sleduje stejný cíl na systémové úrovni. MI455X kombinuje chiplety, HBM4, pokročilé pouzdro a Infinity Fabric. AMD uvádí až 432 GB HBM4 a až 23,3 TB/s špičkové teoretické šířky pásma paměti na GPU MI455X. Referenční design Helios pro rackové použití kombinuje 72 GPU MI455X a je postaven na standardech otevřené infrastruktury. AMD uvádí, že hromadné nasazení založené na Helios se očekává v druhé polovině roku 2026. Viz stránka řady AMD Instinct MI400 .

Tento přístup je atraktivní, když jsou strategickými prioritami kapacita paměti, modularita chipletů, ROCm a otevřené standardy racku nebo propojení. Více lokálního HBM může snížit tlak na dělení modelu a může pomoci s inferenčními úlohami s velkými KV mezipaměťmi nebo úlohami, které by jinak rozptylovaly data mezi akcelerátory.

Kompromisem je validace softwaru. Platforma může mít silné specifikace pro křemíkové procesory, ale stále vyžadovat inženýrské úpravy, pokud je kritický framework, jádro, vzorec kolektivní komunikace nebo vlastní operátor lépe optimalizován jinde. Organizace, které zvažují AMD, by měly porovnávat své vlastní trénovací a inferenční kanály v rámci ROCm, spíše než předpokládat, že přenositelnost automaticky znamená stejný výkon.

Možnost 3: specializované AI ASIC, když je na pracovní zátěži důležitější než na obecnosti

Google TPU7x, známý také jako Ironwood, ukazuje výhody doménově specifického akcelerátoru. Google Cloud uvádí 192 GB HBM na čip, šířku pásma HBM přibližně 7,38 TB/s, šířku pásma obousměrného propojení mezi čipy 1,2 TB/s a konfigurace velkých podů. Architektura je postavena na tenzorovém a řídkém výpočetním výpočtu, spíše než aby se snažila obsloužit všechny možné případy použití akcelerátoru. Technické podrobnosti jsou k dispozici v dokumentaci k Google Cloud TPU7x .

Specializovaný akcelerátor může být dobrou volbou, pokud cílové modely jasně odpovídají jeho kompilátoru, numerickým formátům, hierarchii paměti a podporovaným frameworkům. Cloudové dodání může také odstranit velkou část zátěže zařízení spojené s vlastnictvím velkého clusteru umělé inteligence.

Kompromisem je přenositelnost a rozsah pracovní zátěže. Pokud se organizace spoléhá na nízkoúrovňový kód specifický pro CUDA, neobvyklá jádra, specializované vědecké knihovny nebo aplikace mimo optimální zónu akcelerátoru, náklady na migraci mohou převážit nad efektivitou hardwaru. Správné srovnání je proto komplexní poměr času do dosažení výsledku a nákladů k výsledku pro daný softwarový stack.

Pokročilé balení se stává stejně důležité jako škálování tranzistorů

Přední procesory pro umělou inteligenci jsou příliš složité na to, aby se s jejich pouzdrem zacházelo jako s pasivním posledním krokem. Platforma CoWoS od TSMC integruje logiku a HBM pomocí velkých meziprocesorů, zatímco její technologie SoIC podporuje 3D stohování čipů s vysokohustotními mezičipovými propojeními. TSMC uvádí, že její 3nm stohování SoIC vstoupilo do hromadné výroby v roce 2025. Její technologie CoWoS-L také překročila konvenční omezení velikosti reticle pro velká pouzdra umělé inteligence a HPC. Viz oficiální stránky TSMC o technologiích CoWoS a SoIC .

Intel Foundry sleduje podobný cíl s EMIB a Foveros. EMIB využívá vestavěné křemíkové můstky k propojení čipů s vysokou hustotou, aniž by vyžadoval plný křemíkový mezilehlý prvek v celém pouzdře. Foveros přidává vertikální stohování, zatímco Foveros Direct používá hybridní propojení měď-měď pro velmi jemné propojení mezi čipy. Intel popisuje tyto technologie na své stránce o pokročilém pouzdře .

Inženýrská volba není jednoduše „2,5D versus 3D“. Konstruktéři musí vyvážit hustotu propojení, velikost pouzdra, tepelné chování, strategii pro čipy s dobrou funkčností, výtěžnost, složitost sestavy a náklady. 3D stohování může zkrátit spoje a zlepšit hustotu šířky pásma, ale vertikální stohování čipů s vysokou výpočetní kapacitou může ztížit odvod tepla. Architektura 2,5D se může snáze chladit a testovat, ale může vyžadovat větší rozměry a delší propojení.

Špičkové procesní uzly stále mají význam – ale z konkrétních důvodů

Škálování tranzistorů zůstává důležité, protože systémy umělé inteligence a HPC jsou energeticky omezené. Společnost TSMC uvádí, že její technologie N2 vstoupila do sériové výroby ve čtvrtém čtvrtletí roku 2025 s využitím nanolistových tranzistorů a že sériová výroba N2P a A16 je naplánována na druhou polovinu roku 2026. A16 přidává napájení na zadní straně, které přesouvá směrování napájení od signálových vrstev na přední straně a je zaměřeno na náročné HPC návrhy s hustými napájecími sítěmi. Viz stránka TSMC o technologii A16 .

Uzel Intel 18A podobně kombinuje architekturu tranzistorů s hradlem a celým obvodem, označenou jako RibbonFET, s napájením na zadní straně, označeným jako PowerVia. Společnost Intel v červnu 2026 uvedla, že uzel 18A byl uveden do výroby v roce 2025 a že uzel 18A-P byl uveden do rizikové výroby. Viz aktualizace procesu Intel Foundry z roku 2026 .

Kompromisem je mezi vyspělostí a maximální efektivitou. Nový uzel může zlepšit výkon, hustotu nebo energii, ale vyspělé uzly často nabízejí lepší výtěžnost, nižší náklady a zavedenější ekosystém návrhu. Architektury chipletů tuto volbu činí méně binární: výpočetní dlaždice mohou používat nejnovější uzel, zatímco I/O, mezipaměť, analogové nebo rozhraní zůstávají na starších a levnějších procesech.

Otevřené standardy chipletů mohou snížit závislost na daném produktu, ale interoperabilita není automatická.

UCIe je navrženo pro standardizaci vysokorychlostní komunikace mezi čipy. UCIe 3.0 podporuje datové rychlosti 48 GT/s a 64 GT/s, což zdvojnásobuje maximální datovou rychlost UCIe 2.0, a zároveň si zachovává zpětnou kompatibilitu. Rozšiřuje také možnosti správy a funkce pro úsporu energie. Přehled specifikací je k dispozici na stránkách UCIe Consortium .

Pro návrháře polovodičů může UCIe usnadnit kombinování čipů z různých týmů, procesů nebo nakonec i dodavatelů. Pro kupující systémů se však otevřený standard mezi čipy nepromítá okamžitě do zaměnitelných urychlovacích modulů. Pouzdro, napájení, firmware, paměťová rozhraní, tepelný design, zabezpečení, validace a software se stále musí sladit. UCIe by proto mělo být vnímáno spíše jako důležitý stavební blok modulárního návrhu než jako záruka plug-and-play křemíku.

Co byste si měli vybrat pro různé potřeby v oblasti umělé inteligence a superpočítačů?

Jak vyhodnotit polovodičovou platformu nové generace, aniž byste byli zmateni hlavními specifikacemi

Začněte s pracovní zátěží, ne s čipem. Změřte velikost modelu, počet aktivních parametrů, délku kontextu, velikost dávky, intenzitu komunikace, požadavky na přesnost, chování při kontrolních bodech a očekávané využití. Poté vyhodnoťte hardware s ohledem na tato omezení.

• Pro úlohy vázané na výpočetní výkon: porovnejte trvalý výkon jádra s přesností, kterou budete skutečně používat, nejen špičkové hodnoty FP4 nebo FP8.
• Pro úlohy vázané na paměť: upřednostněte efektivní šířku pásma HBM, kapacitu, chování mezipaměti a režii přesunu dat.
• Pro distribuované trénování: měřte kolektivní operace, jako je all-reduce a all-to-all, na zamýšleném počtu uzlů.
• Pro odvození: počet testovacích tokenů za sekundu, čas do prvního tokenu, latence mezi tokeny, souběžnost a energie na požadavek s využitím realistických délek kontextů.
• Pro HPC: ověřte FP64, výkon vektorů, chování paměti, kvalitu kompilátoru, škálování MPI a přesné používané vědecké knihovny.
• Pro plánování zařízení: zahrněte napájení racků, chladicí technologii, zatížení podlahy, síťovou optiku, provozuschopnost a volnou kapacitu.

To je obzvláště důležité v roce 2026, protože se architektury dodavatelů liší. Platforma Rubin od NVIDIA klade důraz na úzce integrované výpočetní a síťové systémy v rackovém měřítku; rodina MI400 od AMD kombinuje velkou kapacitu HBM4 s čipy a strategií otevřené infrastruktury; Google TPU7x se zaměřuje na tenzorově orientované úlohy prostřednictvím cloudově dodávaného ASIC; TSMC, Intel, dodavatelé pamětí a standardizační orgány současně mění fyzické stavební bloky, které jsou pod nimi všemi.

Praktický závěr: optimalizujte celou datovou cestu

Příští generace polovodičů bude pohánět umělou inteligenci a superpočítače ne proto, že by jedno zařízení vyhrálo každý benchmark, ale proto, že se průmysl učí efektivněji přesouvat data z úložiště do CPU, z CPU do akcelerátoru, mezi akcelerátory a mezi stohovanými čipy a HBM. HBM4, čipy, 2,5D a 3D pouzdra, napájení na zadní straně, rychlé škálovatelné linky a otevřené standardy mezi čipy jsou reakcemi na stejné omezení: aritmetika je užitečná pouze tehdy, když data přicházejí dostatečně rychle a v rámci dostupného energetického rozpočtu.

Pro organizace, které dnes pořizují infrastrukturu, je nejbezpečnějším doporučením infrastruktura zaměřená na danou pracovní zátěž. Zvolte integrovanou platformu GPU, pokud je prioritou vyspělost ekosystému a rychlé škálování. Zvažte otevřenou platformu GPU, pokud je strategickou prioritou kapacita paměti, flexibilita infrastruktury a přenositelnost softwaru. Použijte specializovaný ASIC, pokud se na něj pracovní zátěž jasně mapuje a závislost na cloudu nebo platformě je přijatelná. U zakázkového křemíku investujte do chipletů a pokročilého konfigurace, pokud zvýšení výkonu a objemu produktů ospravedlňuje dodatečnou složitost návrhu a validace.

A co je nejdůležitější, porovnávat kompletní systémy v produkčních podmínkách. Polovodič, který vypadá nejrychleji na specifikaci, nemusí být ten, který nabízí nejnižší náklady, nejkratší dobu do dosažení výsledku nebo nejlepší výkon na watt pro vaši pracovní zátěž.